詳細
UniPHY を搭載した外部メモリー・インターフェイスを手動でボード・スキュー・ディレイで実装すると、Time Skew Timing Analyzer ツールに以下の警告が表示される場合があります。
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)tDQSS、tDSS、tDSH タイミング・パラメーターは、メモリーデバイスの JEDEC 要件である書き込み平準化に関連付けられています (各デバイスの DQS と CK の関係)。このパスはFPGAの外部にあり、Time Customization Timing Analyzer ツールでは完全に分析できません。この解析は、ボードスキュー遅延に基づくreport_ddrスクリプトの計算によって行われます。
解決方法
この問題を回避するには、MegaWizard または Qsys GUI のすべてのボードスキュー設定をダブルチェックして、すべてのパラメーターがAltera推奨されるレイアウト・ガイドラインに準拠していることを確認してください。