記事 ID: 000078560 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

デュアル目的ピンが通常の IO として使用されるように予約されている場合でも、FPPx16 コンフィグレーションにも使用されるデュアル目的のコンフィグレーション・データ・ピンにユーザー信号を割り当てると、Quartus® II でピン配置エラーが発生するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 プロジェクトでパーシャル・リコンフィグレーション (PR) ピンも有効にしている場合、Quartus® II ソフトウェアでこのようなピン配置エラーが発生する可能性があります。PR ピンが有効になっている場合、16 ビット・ファスト・パッシブ・パラレル (FPPx16) モードに使用されるデュアル目的コンフィグレーション・データ・ピンは、コンフィグレーション目的でのみ使用できます。
解決方法 プロジェクトの PR ピンを無効にするか、影響を受けるデュアル目的ピンへのユーザー信号の位置の割り当てを削除します。 

関連製品

本記事の適用対象: 15 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。