RapidIO II IP Core - VHDL テストベンチのコンパイル結果、パラメーターとポートタイプの不一致によりエラーが発生

シミュレーション・モデル VHDL を生成する際には、パラメーターとポートのタイプがあります。 VHDL トップレベル・ラッパーの不一致。生成されたインスタンスをインスタンス化するテストベンチ top ラッパーはコンパイルエラーを提供します。

次の 1 ビット幅ポートを代わりに取り上げます std_logic std_logic_vector VHDL トップレベルのラッパーで:

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

V シリーズFPGAデバイスファミリーの場合、上部の次のポートを変更します。 レベルで生成されたラッパー std_logic_vector(0 downto 0) と一致する モジュールで定義されている各 SystemVerilog ベクトルポート altera_rapidio2_top:

• pll_locked
• pll_powerdown

パラメーター・タイプの不一致エラーの場合、安全にパラメーターを削除することができます。 SYS_CLK_FREQ を生成したトップラッパーに含まれます。IP コアは今後 このパラメーターで処理を行います。