記事 ID: 000078460 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

フルレート・モードで DDR2 ハイパフォーマンス・コントローラー・オン・チップ終端タイミングに既知の問題がありますか? リードツーライト・トランザクションを実行すると、リードの後に直接続く書き込みトランザクションの DQS エッジが失われる可能性がありますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい。Quartus® II ソフトウェアおよび IP バージョン 8.1 以前の DDR2 SDRAM ハイパフォーマンス (HP) メモリー・コントローラーで、IV GX および Stratix® IV E デバイスStratix STRATIX、Quartus® II ソフトウェア Stratixの DDR2 OCT に既知の問題があります。このエラーは、リードに続く最初の書き込みが破損する可能性があります。

    また、ダイナミック終端をオンにしてフルレートに設定した場合、DDR2 Altmemphy IP バージョン 8.1 以前にも影響します。

    この問題は、OCT タイミング・エラーにより、一部の低レイテンシー構成でバス競合が発生する可能性があるためです。

    この問題は、前回の読み取りに続くライト・トランザクションでライト DQS ストロボエッジが存在しない場合に発生します。通常 6 つの DQS エッジが予想される 8 とは対照的に観察されます。

    インテル® Quartus® II ソフトウェア・バージョン 8.1 ではソフトウェア・パッチが利用可能であり、mysupport からサポートリクエストを提出することで入手できます。

    この問題は、Quartus® II ソフトウェアと IP バージョン 9.0 で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® IV GX FPGA
    Stratix® III FPGA
    Stratix® IV E FPGA

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