記事 ID: 000078432 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ループ内の VHDL アレイ・スライスの割り当てで、想定されるシミュレーション結果が得られないのはなぜですか?

環境

  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    ループを使用してアレイスライスを割り当て、別のプロセスで他の要素を割り当てると、VHDL 規格に準拠するためにループの外側に割り当てられた要素が「X」または「U」になる可能性があります。

    このシミュレーション結果は、シミュレーターが信号の最も長い静的プリフィクス用のドライバーを作成する必要があるために生じる場合があります。つまり、変数を使用して配列のインデックスが作成されるため、シミュレーターはアレイのすべての要素用のドライバーを作成する必要があります。

    解決方法

    このシミュレーション動作を回避するには、ループと同じプロセス内の配列にのみ値を割り当てます。

    ドライバーと信号の割り当てとの関連の詳細については、VHDL IEEE 規格 1076-1987、セクション 9.2.1 または 1076-1993、セクション 12.6.1 を参照してください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。