Quartus® II 合成を使用する場合、Synopsys Design Constraint (SDC) フォーマットのタイミング制約は、VHDL または Verilog HDL デザインファイルに埋め込むことができます。
HDL ファイルの altera_attribute キーワードとSDC_STATEMENT オプションを使用して、タイミング制約を適用します。VHDL エンティティまたは Verilog HDL モジュールごとに使用できるaltera_attributeは 1 つだけです。
複数の制約を適用するには、すべてのオプションまたは代入を 1 行に結合し、セミコロン (;)で区切ります。
以下に、altera_attribute キーワードと Verilog-2001 HDL フォーマットの SDC_STATEMENT オプションを使用して、複数のフォルスパス・タイミング制約を適用する例を示します。その他の HDL 言語フォーマットについては、Quartus® II ハンドブックの Quartus® II 統合合成 (PDF) の「altera_attributeを使用した Quartus® II ロジック・オプションの設定」の章を参照してください。
(* altera_attribute = {"-name SDC_STATEMENT \"set_false_path -from [get_registers *sv_xcvr_pipe_native*] -- [get_registers *altpcie_rs_serdes|*]]\";-name SDC_STATEMENT \"SDC_STATEMENT set_false_path -to [get_registers *altpcie_rs_serdes|fifo_err_sync_r\[0\]]\";-name SDC_STATEMENT \"set_false_path -to [get_registers *altpcie_rs_serdes|busy_altgxb_reconfig*]\"} *)