記事 ID: 000078306 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria 10 PIPE デザインでtx_clkoutおよびpipe_hclk出力クロックにタイミング制約の問題が生じるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 tx_clkout pipe_hclk Quartus® II ソフトウェア・バージョン 14.0 Arria® 10 エディションの PIPE デザインでは、クロックと出力クロックが正しく制約を受けません。
    解決方法

    この問題を解決するには、トップレベルの Synopsys デザイン制約 (。SDC) ファイルを開きます。以下の手順に従ってください。

    1. SDC ファイルにderive_pll_clock制約を含めます。
    2. derive_pll_clock制約の下にある行で、remove_clock 制約を使用して削除 tx_clkout し、 pipe_hclk .
    3. create_clock SDC コマンドを使用して、これらのクロックをインターフェイスで再現します。

    これは、今後のインテル® Quartus® II ソフトウェアのバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Arria® 10 SX SoC FPGA
    インテル® Arria® 10 GT FPGA
    インテル® Arria® 10 GX FPGA

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