記事 ID: 000078290 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/29

Stratix® V GT FPGA チャネルの低レイテンシー PHY で、入力 REFCLK 周波数を選択する際に、既知の問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。低レイテンシー PHY パラメーター・エディターのバグにより、Stratix® V GT デバイスに不正な REFCLK 周波数を選択できます。有効な REFCLK 周波数は、データレート・ディバイダー比 16 または 20 に基づいており、デバイス REFCLK ピンの F (最大) も考慮する必要があります。

例えば、25Gbps のデータレートでは、781.25MHz または 625MHz の REFCLK になります。 REFCLK ピンのフィン (最大) は 717MHz なので、唯一有効な REFCLK 周波数は 625MHz です。

解決方法

この問題は、Quartus® II ソフトウェア・バージョン 13.0 で修正されました。

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Stratix® V GT FPGA
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