記事 ID: 000078266 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

アクティブでないパスのStratix・デバイスのゲートレベル・シミュレーションで、「VIOLATION ON DATAC」バイタル・タイミング違反が発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアの問題により、Stratix®およびStratix GX デバイスのゲートレベル・シミュレーション・モデルでは、アクティブでない SLOAD 信号によって ASDATA 信号がゲートされた場合でも、内部セルの ASDATA ポートを介して転送先レジスターに移行信号が誤って伝達されます。これにより、ゲートレベルのシミュレーションでタイミング違反が発生する可能性があります。

    解決方法

    この問題を回避するには、信号を同期し、タイミング違反を回避するロジックを挿入します。

    この問題は、Quartus® II ソフトウェア・バージョン 12.0 から修正されています。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® FPGAs
    Stratix® GX FPGA

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