記事 ID: 000078261 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

LVDS インターフェイスが、高速 0C タイミング・コーナーのCyclone V 300GT デバイスでタイミングをフェイルホールドするのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® ソフトウェアの問題により® II ソフトウェア・バージョン 12.0 SP2 以前では、これらのタイミング違反がCyclone® V 300GT デザイン。 T に問題があります。これらのデバイス用の Fast 0C タイミングモデルを使用しています。

    解決方法

    この問題は、Quartus® II ソフトウェア・バージョン 12.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V GT FPGA

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