記事 ID: 000078242 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/26

Stratix® 10 デバイスの L タイルまたは H タイル・トランシーバー PHY RTL シミュレーションがリセット状態でハングするのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    L タイル H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Avalon メモリー・マップド (AVMM) リコンフィギュレーション・インターフェイスの reconfig_reset 信号にパワー・オン・リセット (POR) パルスを適用していない場合、Stratix® 10 デバイスの L タイルまたは H タイル・トランシーバー PHY RTL シミュレーションがリセット状態でハングすることがあります。

解決方法

この問題を回避するには、RTL シミュレーションの開始時に 2 reconfig_clkサイクルのパルスを reconfig_reset 信号に適用します。

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インテル® プログラマブル・デバイス

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