記事 ID: 000078235 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

OCT 共有が有効になっている場合、UniPHY コントローラーで更新する必要があるファイルは何ですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

OCT 共有が有効になっている UniPHY コントローラーを作成する場合、1 つの UniPHY コントローラーを OCT マスターとして指定し、その他のコントローラーを OCT スレーブとして定義する必要があります。

OCT スレーブが有効になっている QDR II または RLDRAM II UniPHY コントローラーを生成する場合、フィッターが OCT マスターコアの OCT 終端ブロック名を正しく解決できるように、ピン割り当てスクリプトを変更する必要があります。

QDR II または RLDRAM II OCT スレーブのピン割り当てスクリプトを変更するには、次の手順に従ってください。

1. テキスト・エディターで、コアのピン割り当てスクリプトファイルを次のように開きます。

. MegaWizard プラグイン・マネージャーで生成されたシステムの場合:

/_pin_assignments.tclファイルを開きます。(これは、外部メモリー・インターフェイス・ハンドブック バージョン 11.1、2011年11月で誤って指定されています)。

. Qsys または SOPC Builder で生成されたシステムの場合:

//_pin_assignments.tclファイルを開きます。

2. 次の行を検索します。

. set::master_corename"_MASTER_CORE_"

3. _MASTER_CORE_を、スレーブが接続されている UniPHY マスターのインスタンス名に置き換えます。変数の名前がmaster_corenameであっても、マスター・インスタンス名を使用する必要があります。使用する名前は、マスター >_pin_assignments.tcl スクリプトの実行時に自動生成される_all_pins.txt ファイルのインスタンス名と同じです。

関連製品

本記事の適用対象: 8 製品

Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® III FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA

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