詳細
Quartus® II ソフトウェアのバージョン 11.1 SP2 以前の問題により、 derive_pll_clocks このコマンドは、Stratix® V PLL 出力クロックに対して不正な出力クロック周波数を生成する可能性があります。デザインがこの問題の影響を受けているかどうかを確認するには、Time Logistics タイミング・アナライザーの [レポートクロック] パネルで PLL 出力クロックに対して正しいクロック周波数が表示されているかどうかを確認します。
解決方法
この問題を回避するには create_generated_clock 、Synopsys Design Constraints(.sdc)ファイルに制約を追加して、コマンドで誤って処理された PLL 出力クロックに適した周波数を生成 derive_pll_clocks します。これらの追加 create_generated_clock の制約は derive_pll_clocks 、.sdc ファイルのコマンドの前に表示される必要があります。
この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。