記事 ID: 000078189 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix 10 L/H タイル、Arria® 10、Cyclone® 10 GX デバイスを使用した内部シリアル・ループバックでトランシーバー RTL シミュレーションがrx_is_lockedtodataを主張できないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    トランシーバー・rx_serial_data・ポート上に未定義の「x」信号があると、インテル Stratix 10 L/H タイル、Arria 10、Cyclone 10 GX デバイスの RTL シミュレーションを実行すると、rx_is_lockedtodata信号がアサーしない場合があります。

    解決方法

    トランシーバー内部シリアル・ループバックの RTL シミュレーションを実行するには、テストベンチのトランシーバー・rx_serial_data・ポートに定義された状態の「0」または「1」が適用されていることを確認します。これにより、シミュレーション・モデルへの「x」の伝達が妨げます。トランシーバー内部シリアル・ループバック・スイッチが有効になっている場合、rx_serial_dataポートの「0」または「1」は無視されます。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Cyclone® 10 FPGA

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