記事 ID: 000078187 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

CDR が Lock-to-Data (LTD) モードで設定されている場合、Stratix IV GX トランシーバーのrx_pll_locked出力で予期しない動作が生じるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Stratix® IV トランシーバー CDR が Lock-to-Data (LTD) モードで設定されている場合、PFD は非アクティブであり、rx_pll_locked信号がランダムに切り替わるため、意味がありません。

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本記事の適用対象: 2 製品

Stratix® IV FPGA
Stratix® IV GX FPGA

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