記事 ID: 000078170 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/15

インテル® Stratix® 10 H タイルデバイスの最小ttx_digitalreset期間は?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 H タイルデバイスの最小ttx_digitalreset期間は 20ns です。

    解決方法

    この情報は、インテル® Stratix® 10 デバイス・データシート (S10-データシート 2017.05.08) およびStratix® 10 H タイル・トランシーバー PHY ユーザーガイド (UG-20055 2017.06.06) には記載されていません。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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