記事 ID: 000078161 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/07/19

インテル® Stratix® 10 H タイル・トランシーバー・ネイティブ PHY IP は、最初のプリタップと最初のポストタップで、誤った大きさのプリエンファシス範囲を示すのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.1 IR1 の インテル® Stratix® 10 H タイル・トランシーバー・ネイティブ PHY IP の問題により、プリエンファシスの最初のプリタップと最初のポストタップの大きさの範囲は正しくありません。

    プリエンファシスの最初のプリタップでは正しいマグニチュードの範囲は 0 ~ 15、プリエンファシスの最初のポストタップでは 0 ~ 24 です。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.1 IR2 で修正されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。