記事 ID: 000078150 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

POS-PHY レベル 4 Core v2.2.0 または v2.2.1 をStratix®デバイス、Stratix GX デバイス、または STRATIX II デバイスで使用する場合のピンの制約は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

POS-PHY レベル 4 コアには、使用している I/O 規格で求められるピン制約以外のピン制約はありません。以下は要件の概要です。

  • tdclk は、データ出力の伝達遅延に合わせて出力データピンに配置する必要があります。
  • 静的アライメントの場合、トランスミッター出力は同じ I/O バンクに配置する必要があります。
  • インテル®Quartus® II では、ノイズ耐性を向上させるために、シングルエンド・ピンを差動ペアの隣接に配置する際に制限があります。特定の制限事項はインテル® Quartus® II に組み込まれており、パッケージとデバイスによって異なります。同じパッケージ内にデバイスを移行すると、ピンのワイヤボンドが異なるので、ピンが異なる影響を与えます。

Stratix II:

64 ビット / 128 ビット・コア:

  • 高速データ / 制御 (LVDS): I/O バンク 1、2、5、6。1 個のレシーバー用の高速ピンはすべて、同じ I/O バンクに接続する必要があります。
  • ステータスバス (LVTTL): すべての I/O バンクは、通常の銀行の割り当てルールに従います。
  • 注: LVTTL 出力 (レシーバーコアのステータスバスなど) は 3.3 V のリファレンス電圧を必要としますが、STRATIX II LVDS には 2.5 V のリファレンス電圧が必要です。つまり、POS-PHY レベル 4 コアのステータス出力は、データ入力と同じ I/O バンクにすることはできません。LVDS リファレンス電圧は 3.3 V であるため、Stratixでは問題ありません。

32 ビット・コア:

  • 高速データ / 制御 (LVTTL): I/O バンクは、通常の銀行の割り当てルールに従います。
  • ステータスバス (LVTTL): すべての I/O バンクは、通常の銀行の割り当てルールに従います。

GX のStratix / Stratix:

64 ビット / 128 ビット・コア:

  • 高速データ / 制御 (LVDS): I/O バンク 1 および 2 のみ
  • ステータスバス (LVTTL): すべての I/O バンクは、通常の銀行の割り当てルールに従います。

32 ビット・コア:

  • 高速データ / 制御 (LVTTL): I/O バンクは、通常の銀行の割り当てルールに従います。
  • ステータスバス (LVTTL): すべての I/O バンクは、通常の銀行の割り当てルールに従います。

関連製品

本記事の適用対象: 3 製品

Stratix® GX FPGA
Stratix® II FPGA
Stratix® FPGAs

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