記事 ID: 000078140 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

[外部 TX PLL を使用] オプションを有効にすると、Stratix V デバイス・トランシーバー・ネイティブ PHY IP コアのpll_powerdownポートが削除されないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Quartus® II ソフトウェアの問題により、「外部 TX PLL を使用」オプションが有効になっている場合、Stratix® V デバイス・トランシーバー・ネイティブ PHY IP コアのpll_powerdownポートは削除されません。このpll_powerdownポートはサブモジュールに接続されていないため、デザインの「0」に接続できます。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。