クリティカルな問題
この問題は DDR2 および DDR3、LPDDR2、QDR II、RLDRAM に影響します。 II 製品。
Arria V デバイスを対象とする外部メモリー・インターフェイス PHY クロックツリーは、カウンタ 0-3 によって駆動されないか、またはカウンター 14~17 が動作する可能性があります。 タイミングを満たさない。
この問題の回避策は、QSF アサインメントを使用して次の手順に従ってください。 PLL 出力カウンターには以下の制約があります。
set_location_assignment -
次の手順を実行します。
- インテル® Quartus® II ソフトウェアでデザインをコンパイルします。
- 検索またはネットリストを使用して PLLを検索する RTL ビューアーのナビゲーター・ツール。
- RTL ビューアーでデザインを開きます。
- 必要なインスタンスを右クリックします
GENERIC_PLL
。 をクリックし 、[場所] メニューから [チッププランナー内の 位置] を 選択します。 - チップ・プランナーは、PLL 出力カウンターを表示します。 汎用 PLL インスタンスが配置されます。PLL 出力カウンターを選択して ノード プロパティ ウィンドウでそのプロパティ、モード、値を参照してください。
PLL output signal
は完全な価値です name property、および location プロパティの値が PLL です。 現在使用しているカウンターのカウンターの位置。ご希望の製品を見つける PLL カウンターの位置。PHY クロックはカウンター 0 ~ 3 で駆動する必要があります。 または 14 - 17 (常に上部 4 または下部 4 のカウンター) FFPLL の向きに応じて、フロアプランで表示されます。だけ 次の 2 つのカウンターのうち 1 つで PHY クロックツリーの各入力を駆動できます。
phy_clkbuf[0]: 0, 17
phy_clkbuf[1]: 2, 15
phy_clkbuf[2]: 1, 16
phy_clkbuf[3]: 3, 14
最適なパフォーマンスを得するには、PHY クロックをいずれかの方法で駆動する必要があります。
カウンター 0 ~ 3 またはカウンター 14 ~ 17。選択した項目を変更する必要がある場合があります。
要素の FFPLL_*
間 PLLOUTPUTCOUNTER_*
各カウンターの PLL カウンターの位置を参照してください。
以下に QSF の割り当ての例を示します。
set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1
-to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk
�
この問題は今後修正される予定です。