記事 ID: 000078082 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

リセット時に 10G RD の実装が異なる動作を示すのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

10G イーサネット・リファレンス・デザインで予期しない動作が発生している場合は、デザインのクロックを確認してリセットしてください。これはパフォーマンスが低下する一般的な原因です。10G イーサネット機能ブロックのクロックスキームは、以下のように提供されています。

1.1 MAC PHY コアクロックとリセット

このシナリオでは、PHY は FIFO ロジックの MAC および MAC 側で使用できるクロック (coreclock_out) を提供します。

Figure 1

1.2 MAC のみコアクロックとリセット


このシナリオでは、クライアント / ユーザーロジックは FIFO ロジックの MAC および MAC 側にクロックを提供します。上記の MAC-PHY の場合、リセット接続は明確にするために以下の図では省略されています。

Figure 2

1.3 MAC XGMII コアクロックとリセット


このシナリオでは、クライアント / ユーザー PLL は、MAC、FIFO ロジックの MAC 側、および XGMII 送信データとクロック・インターフェイスに (システム) クロックを提供します。

 

 

Figure 3

 

1.4 同期のリセット


生成されたコアに基づいて、すべての個々のリセットをそれぞれのクロックと同期する必要があります。MAC XAUI コアのリセット同期の例は、次の図で提供されています。

 

Figure 4

関連製品

本記事の適用対象: 1 製品

Stratix® IV GX FPGA

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