フィッターの段階で、CYCLONE® IV GX デザインで MPLL に対して FPGA をカスケードすると、Quartus® II ソフトウェアでこのエラーが発生する場合があります。
Quartus® II ソフトウェアが、PLL_6またはPLL_7の場所に誤ってカスケード MPLL を配置する可能性があります。この 2 つの PLL 位置はアップストリームの PLL カスケードのみをサポートします。
MPLL を正しく配置してダウンストリーム・カスケードをサポートするには、PLL 位置割り当てを使用して、必要な MPLL 位置をPLL_5またはPLL_8に割り当てます。