記事 ID: 000077992 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Verilog HDL 構文エラー: ファイルの終わり近くで構文エラーが発生しましたか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 インテル® Quartus®®II ソフトウェア・バージョン 2.1 以降のヘルプは、この構文エラーが生じる可能性のある原因を示しています。このエラーは、/* translate_off */ コマンドを // translate_on コマンドとともに使用する場合にも Quartus® II ソフトウェアで発生する可能性があります。

Verilog HDL では、// または /* */ を使用してコメントを示すことができます。Quartus® II ソフトウェア・バージョン 2.1 では、シンタシン /* 合成translate_off */ を使用する場合、/* 合成translate_on */ not/synthesis translate_onを使用する必要があります。この制限は、インテル® Quartus® II ソフトウェア・バージョン 3.0 では削除されました。Quartus® II ソフトウェアは、以下のさまざまな変換コンパイラー・ディレクティブをサポートしています。

Verilog HDL:



// synthesis translate_off   // synthesis translate_on 



or



/* synthesis translate_off */ /* synthesis translate_on */



VHDL:



-- synthesis translate_off -- synthesis translate_on

上記の合成キーワードに加えて、次のキーワードは Verilog HDL と VHDL の両方でサポートされており、他の合成ツールとの互換性があります。

pragma       

synopsys     

exemplar

注: Quartus® II ソフトウェアのバージョン 2.0 以降は、コンパイラー・ディレクティブをサポートしていません。以前のバージョンのソフトウェアでコンパイルされたデザインにこれらのディレクティブが含まれている場合、Quartus® II ソフトウェアでは異なる動作が見られます。インテル® Quartus® II コンパイラーの以前のバージョンでは、このオプションはコメントとして扱われるので、ソフトウェアによってオプションが適用されるため、コードを変更する必要があります。

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インテル® プログラマブル・デバイス

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