記事 ID: 000077988 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

合成に「Error (10170):Verilog HDL 構文エラー..」でエラーが発生しました。デバッグ・インストルメンテーションを使用した Qsys インターコネクトのデザイン向け

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® II ソフトウェア・リリース・バージョン 14.1 では、Qsys インターコネクト・インストルメンテーションを使用したデザインの合成に失敗しました。Quartus® II ソフトウェアに以下のようなエラーが表示されます。

    Error (10170): Verilog HDL syntax error at _mm_interconnect_0_monitor_m_0_master_gatherer.sv(423) near text "-"
    解決方法

    Qsys インターコネクトにデバッグ・インストルメンテーションを使用する場合は、Quartus® II ソフトウェア・リリース・バージョン 13.1 または 14.0 を使用する必要があります。この問題は今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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