記事 ID: 000077964 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

SystemVerilog 出力ネットリストのコンパイル時に不正な名前に関するシミュレーション・ツールのエラーが表示されるのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® II ソフトウェアのバージョン 11.0 以降の問題により、SystemVerilog 形式の出力ネットリストに、追加の空白が挿入された不正な名前が含まれている可能性があります。

例えば、Quartus® II ソフトウェアによって名前が変更されたワイヤーまたはネットに、余分な空白が追加されている可能性があります。

"\ renamed_net_3~0_combout”
解決方法

この問題を回避するには、以下の手順に従ってください。

  1. Quartus® II 課題メニューで、[設定] をクリックします。
  2. カテゴリーリストからEDA ツール設定を展開し、シミュレーションをクリックします。
  3. [マップに不正な HDL 文字] オプションをオンにします。

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