クリティカルな問題
コンバーター・デバイス当たりのレーンがあるボンドモードのバリアントの場合 (L) 6 より大きい場合、以下のエラー・メッセージが表示されます。 シミュレーション・ファイル:
Error: No valid setting found for the specified output frequency ( MHz), pma width() and Master CGB division factor(1). Your selection of Bandwidth setting may also contribute to this issue.
L>6 非 ボンド ・モードのバリアントでは、シミュレーションが発生する可能性があります。 失敗。
既存の IP コア・テストベンチが PLL フィードバック補償ボンディングを実装 ボンドモードの場合は x1 ボンディング構成、および非ボンディングモードの x1 ボンディング構成。あなたが IP カタログから ATX PLL を再生成し、ボンディング構成を変更する必要があります。 結合モードの場合は x6/xN ボンディング、または非ボンディングモードの場合は xN ボンディング。
この問題は、Arria 10 を対象とした JESD204B IP コア・テストベンチに影響を与えています。 デバイス。
IP カタログからArria 10 トランシーバー ATX PLL を生成するには、次の情報を参照してください。 パラメーター設定:
帯域幅: 中
PLL 出力周波数: /2
PLL 整数基準クロック周波数: /20 (ハード時) PCS)、/40 (Soft PCS の場合)
[マスタークロック生成ブロックを含む] を選択
ボンディング・モードの場合、 ボンディング・クロック出力ポートを有効にする、PMA を選択します。 インターフェイス幅 = 20 (ハード PCS の場合) または PMA インターフェイス幅 = 40 (Soft の場合) PCS)
ノンボンド・モードの場合 、[x6/xN ノンボンド高速クロック出力を有効にする] を選択します。 ポート
ボンディング・モードの実装の詳細については、Arria 10 トランシーバー PHY を参照してください。 ユーザーガイド、「x6/xN ボンディングモードの実装」および "Multi-Channel xN Non-Bonded Configuration の実装" トピック。
この問題は今後のリリースで修正される予定です。