記事 ID: 000077905 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

RLDRAM II コントローラー・デザインでリカバリー / 除去タイミング違反が発生する理由

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 8.1 で DDR タイミング・ウィザード (DTW) を使用して RLDRAM II デザインを制約すると、リカバリー / 削除タイミング違反が発生します。しかし、これらは正しく制約されない誤ったパスです。false パスの割り当てを設定するには、DTW で生成された SDC ファイルの下部に次の行を追加して、Time Cedar Timing Analyzer を再実行します。

set_false_path -[get_clocks {dtw_read_*}] から [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}]

set_false_path -[get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}] から [get_clocks {dtw_read__*}]

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本記事の適用対象: 1 製品

Stratix® II FPGA

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