記事 ID: 000077900 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

STRATIX IV GX/T、ARRIA II GX/Z、およびCyclone IV GX デバイスにおけるrx_enapatternalign信号の恍喚後のトランシーバー・rx_syncstatus信号のディサーシングのレイテンシーは?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トランシーバー・rx_syncstatus信号のレイテンシーは、STRATIX® IV GX/T、Arria® II GX/Z、およびCyclone® IV GX デバイスにおけるrx_enapatternalign信号の逼逕後のディサーティングは、実装された Rx PCS データパスに依存します。

Word Aligner ブロックは PCS データパスの最初のブロックです。rx_enapatternalign信号は、Word Aligner ブロックへの非同期入力です。rx_syncstatus信号は、Word Aligner ブロックからの同期出力であり、Rx PCS データパスと同じレイテンシーを持ちます。したがって、rx_enapatternalign信号のスターン後のrx_syncstatusのディサーティングのレイテンシーは、Word Aligner からの PCS データパス・レイテンシーと等しくなります。

レイテンシーがStratix IV GX/T で 1 つのrx_clkoutクロックサイクルとなることを意味する図Arria、II GX/Z およびCyclone IV GX デバイス・ハンドブックは今後更新される予定です。

関連製品

本記事の適用対象: 5 製品

Cyclone® IV GX FPGA
Arria® II GZ FPGA
Arria® II GX FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

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