記事 ID: 000077895 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/30

F タイル・イーサネット・インテル® FPGA Hard IP・デザイン例で、50GE-2 OTN バリアントで正しい受信データを取得できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア v21.2 の F タイル・イーサネット・インテル® FPGA Hard IPの問題により、RX PCS66 出力データが 50GE-2 OTN バリアント (FGT および FHT トランシーバーの両方) で破損しています。

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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