記事 ID: 000077894 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/20

F タイル PMA/FEC Direct PHY インテル FPGA IP、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 で、PMA Avalon インターフェイスのデータパス・Avalon・インターフェイスのエンドポイントをデバッグし、エンドポイントをデバッグしないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、F タイル PMA/FEC Direct PHY インテル FPGA IPデータパス・Avalon・インターフェイスのエンドポイントをデバッグし、PMA Avalon・インターフェイスのエンドポイントをデバッグできません。

    F タイル PMA/FEC Direct PHY インテル FPGA IPでこれら 2 つのAvalon・インターフェイス・オプションを有効にすると、FEC と PMA インターフェイス・ブロックおよび PMA のリコンフィグレーション・スペースに格納されたレジスターの読み取り / 書き込みとアクセスができなくなります。

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 でこの問題を解決するためのパッチが利用可能です。下記の該当するリンクから Patch 0.16 をダウンロードしてインストールします。

    Windows 用パッチ 0.16 (quartus-21.2-0.16-windows.exe) をダウンロードする
    Linux 用パッチ 0.16ダウンロード (quartus-21.2-0.16-linux.run)
    パッチ 0.16 の Readme ダウンロード (quartus-21.2-0.16-readme.txt)

    あるいは、この問題を回避するには、IP カタログからマスター・ブリッジ・インテル FPGA IPをAvalonするために外部 JTAG インスタンス化し、同等のリコンフィグレーション信号をデータパス・Avalon・インターフェイスの F タイル PMA/FEC Direct PHY インテル FPGA IPデバッグエンドポイントに接続し、PMA Avalon インターフェイス信号のエンドポイントをデバッグすることができます。

    また、この方法では、FEC および PMA インターフェイス・ブロックおよび PMA のリコンフィグレーション・スペースに格納されたレジスターの読み取り / 書き込みとアクセスも可能になります。

    追加情報

    この問題は、バージョン 21.4 のインテル® Quartus®のプロ・エディションから修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ
    インテル® Agilex™ F シリーズ FPGA および SoC FPGA

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