記事 ID: 000077888 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

高速タイミングモデルを使用してタイミング解析を実行する際に、Stratix V I2 スピードグレード・デバイスで M20K メモリーブロックの最小パルス幅違反が生じるのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアのバージョン 11.1 SP2 以前の問題により、高速タイミングモデルを使用してタイミング解析を実行する際に、Stratix® V I2 スピードグレード・デバイスの M20K メモリーブロックの最小パルス幅違反が正しく表示されることがあります。この問題は、Stratix V I2 スピードグレード・デバイスのタイミング・モデルが正しくないために生じます。

Stratix V デバイスのメモリーブロック性能仕様の詳細については、Stratix V デバイス・ハンドブックのStratix V デバイスの DC およびスイッチング特性 (PDF) の表 2-27 を参照してください。

解決方法

仕様内でメモリーを動作している場合、最小パルス幅違反は安全に無視できます。

この問題は、Quartus® II ソフトウェア・バージョン 12.0 から修正されています。

関連製品

本記事の適用対象: 4 製品

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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