記事 ID: 000077856 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/12/04

Arria® V または Cyclone® V デザイン向けプロトコル経由コンフィグレーション (CvP) プログラミング・ファイルはどのように生成しますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    Arria® V PCI Express* のハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 13.1 以前で Arria® V または Cyclone® V CvP デザイン用の CvP プログラミング・ファイルを生成するには、以下の回避策/修正手順に従います。

解決方法

CvP 固定ダイ・リビジョン対応デバイスがあることを確認します。

これを行うには、必要なダイコードについて、デバイスエラッタシートの プロトコル経由のコンフィグレーション セクションを参照してください。

回避策には、次の手順が必要です。

a) 以下を追加/作成します。 Quartus® プロジェクト・ディレクトリー ( <Working_Directory>/ ) 内の quartus.ini ファイル内の INI 変数により、CvP プログラミング・ファイルを生成可能

PGMIO_ENABLE_CVP=オン
PGMIO_ENABLE_AUTONOMOUS_HIP_MODE=オン

PGMIO_CREATE_CVP_FILES=オン

PGMIO_DISABLE_AV_CV_AUTONOMOUS=オフ
ASM_FORCE_ENABLE_AUTONOMOUS_PCIE_HIP=オン

b) 以下のピン機能を使用する場合は、オプションで以下の QSF 設定を追加します。

• CvP CONFDONE ピンを有効にする

set_global_assignment -name ENABLE_CVP_CONFDONEオン

• CvP CONFDONE ピンタイプを設定

set_global_assignment -name CVP_CONFDONE_OPEN_DRAINオン

関連製品

本記事の適用対象: 6 製品

Cyclone® V FPGA & SoC FPGA
Arria® V GX FPGA
Arria® V FPGA & SoC FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V GT FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。