記事 ID: 000077853 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/29

Stratix® V GT FPGA チャネルの有効なプリエンファシス・プリエンファシスのプリタップ設定は何ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • 汎用コンポーネント
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® V GT FPGAチャネルの有効なプリエンファシス・プリエンファシス・プリタップ設定は、0 ~ 15 です。

    Quartus® II ソフトウェア・バージョン 12.0 は、誤ったプリエンファシスのプリタップ範囲 0 ~ 31 を示しています。

    解決方法

    この問題は、Quartus® ソフトウェア・バージョン 12.0 SP1 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® V GT FPGA
    Stratix® V FPGA

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