RapidIO II IP コア I/O 論理レイヤー・マスター・ポートは、waitreの信号が Deasserted された後に書き込み要求信号を Deassert しません

RapidIO II IP コアの I/O 論理レイヤー・マスター・ポートは、 Avalon-MM インターフェイス・マスター・プロトコルを実装することになっています。しかし IP コアがこのプロトコルを正しく実装しません。具体的には iom_rd_wr_write 出力信号が準拠していない 仕様 (入力されている場合) iom_rd_wr_waitrequest IP コアが最初に表明した時点で、信号はすでに表明されています。 iom_rd_wr_write 出力信号を出力します。この場合、 IP コアは、入力信号の後でもこの信号をディアサートしません iom_rd_wr_waitrequest 。 が挿入解除されます。

Avalon-MM プロトコルの仕様によると、マスター アサードされた書き込み要求信号 (iom_rd_wr_write) を保持する必要があります。 スレーブが信号を取り出した後 iom_rd_wr_waitrequest 、 書き込みが完了した後で、書き込み要求を削除します。 ただし、現在の IP コアの実装では、IP コアは次の IP コアを維持します。 書き込みが完了した後でも、書き込み要求が表明されます。この中で IP コアが書き込み要求信号をディサートしない場合 (iom_rd_wr_write)。 その結果、Avalon-MM スレーブは誤って IP コアは、追加の新しい書き込み要求を行っています。

Avalon-MM 仕様の詳細については、次を参照してください。 を Avalon インターフェイスの仕様.

この問題を回避する方法はありません。

この問題は、RapidIO II IP コアのバージョン 14.1 で修正されています。