記事 ID: 000077811 コンテンツタイプ: Product Information & Documentation 最終改訂日: 2014/04/15

2 つの DDR3 ハード・メモリー・コントローラーをデバイスの上端から下端にボンディングした場合、FPGAコア・セットアップのタイミング違反を修正するにはどうすればよいですか?

環境

  • インテル® Quartus® II ソフトウェア
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    上端と下端にある 2 つの DDR3 ハード・メモリー・コントローラー (HMC) を結合し、MPFE ポートのクロックとして pll_afi_half_clk を使用すると、bonding_in_* パスと bonding_out_* パス間でコア・セットアップのタイミング違反が発生する場合があります。

    MPFE クロックはハード・メモリー・コントローラー周波数の半分まで実行できますが、最大 MPFE クロック周波数はコア・ファブリックのパフォーマンスに依存します。bonding_out_* から bonding_in_* へのパスがコア・ファブリック経由でルーティングされ、長すぎるため、タイミング違反が発生します。

    解決方法

    MPFE クロック周波数を下げてタイミング・クロージャーを実現し、MPFE ポートのデータ幅を増やしてメモリー・インターフェイスの帯域幅を同じ状態に維持します。

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