記事 ID: 000077798 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

SerialLite II IP コア・ユーザーガイド (PDF) の表 3-1 の SerialLite II Deskew Tolerance の意味とは?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

SerialLite II IP コア・ユーザーガイド(PDF) の表 3-1 の最大スキュー (サイクル) は、トランシーバーが受け入れ可能な最大レーンからレーンスキューを意味します。

解決方法

例: 転送サイズが 4 の場合、トランシーバーが受け入れる最大デスクユー時間は 2 tx_coreclock クロックサイクルです。これに対し、転送サイズが 1 の場合、トランシーバーが受け入れる最大デスクユー時間は 14 tx_coreclock クロックサイクルです。

関連製品

本記事の適用対象: 6 製品

インテル® Arria® 10 FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Arria® II GX FPGA
Cyclone® V FPGA & SoC FPGA
Stratix® V FPGA
Stratix® IV FPGA

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。