インテル® Quartus® Prime ソフトウェア・トランシーバー・ツールキットを Stratix® 10 および Agilex™ 7 FPGA E タイルデバイスで使用すると、直感的でないシリアル・ループバック動作が表示されるのはなぜですか?

RX アダプテーションを実行していない場合、Stratix® 10 および Agilex™ 7 E タイルデバイスで Quartus® Prime ソフトウェア・トランシーバー・ツールキットを使用して、直感的でないシリアル・ループバック動作が発生することがあります。

Stratix 10 および Agilex™ 7 FPGA E タイル・トランシーバーを使用する場合は、RX アダプテーションの実行が必須です。RX アダプテーションを実行していない場合、以下の動作が見られることがあります。

• ツールキットには、内部または外部のシリアル・ループバックに関係なく 0 ビット・エラー・レート (BER) が表示されます。
• 0 システムに内部および外部ループバックを実装し、トラフィックを停止せずに内部シリアル・ループバックのオンとオフを切り替えると、BER エラーが表示される

この問題を回避するには、Stratix® 10 および Agilex™ 7 FPGA E タイル・トランシーバーで常に RX アダプテーションを実行する必要があります。インテル Quartus Prime ソフトウェア・トランシーバー・ツールキットで E タイル・トランシーバーを初期化するフローについては、次の記事に記載されています。

https://www.intel.com/content/www/jp/ja/support/programmable/articles/000077764.html