記事 ID: 000077753 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

デザインで PLL ロック信号を非同期リセット信号として使用している場合、デザイン・アシスタントがルール違反を報告しないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    リセット
    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアのバージョン 13.1 以前の問題により、PLL のロックされた信号がレジスターの非同期リセットに直接接続されている場合、デザイン・アシスタントはルール違反を報告しません。

PLL のロック信号をリセットとして使用する場合、信号を宛先クロックドメインに同期して、正確なタイミング解析を行ってください。

解決方法

この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。