記事 ID: 000077753 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

デザインで PLL ロック信号を非同期リセット信号として使用している場合、デザイン・アシスタントがルール違反を報告しないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • リセット
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアのバージョン 13.1 以前の問題により、PLL のロックされた信号がレジスターの非同期リセットに直接接続されている場合、デザイン・アシスタントはルール違反を報告しません。

    PLL のロック信号をリセットとして使用する場合、信号を宛先クロックドメインに同期して、正確なタイミング解析を行ってください。

    解決方法

    この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

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