記事 ID: 000077752 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

シリアル・フラッシュ・ローダー (SFL) IP のアクティブ・シリアル (AS) 信号の起動またはキャプチャーに使用されるクロックエッジは?

環境

  • MicroBlaster™ パッシブ・シリアル・ソフトウェア・ドライバー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    シリアル・フラッシュ・ローダー (SFL) IP を使用してシリアル・コンフィグレーション (EPCS) デバイス、クアッド・シリアル・コンフィグレーション (EPCQ) デバイス、または EPCQ-L シリアル・コンフィグレーション・デバイスをプログラミングする場合、FPGAからのアクティブ・シリアル (AS) 信号は、次のクロックエッジで起動またはキャプチャーされます。

    • FPGAの nCS および ASDO (DATA0) は、DCLK の立ち下がりエッジで起動されます。
    • FPGAへのデータ (DATA1) は DCLK の立ち上がりエッジでキャプチャーされます。

    AS 構成の全体的なタイミング関係については、各デバイス・ハンドブックまたはデバイス・データシートを参照してください。

    関連製品

    本記事の適用対象: 32 製品

    Stratix® V GT FPGA
    インテル® Arria® 10 GT FPGA
    Arria® V GT FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Arria® II GX FPGA
    インテル® Arria® 10 GX FPGA
    Arria® II GZ FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    インテル® Arria® 10 SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® IV E FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    インテル® Cyclone® FPGA
    Cyclone® III LS FPGA
    Stratix® IV E FPGA
    Cyclone® V GT FPGA
    Cyclone® III FPGA
    Stratix® II GX FPGA
    Stratix® V GX FPGA
    Cyclone® IV GX FPGA
    Cyclone® II FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® II FPGA
    Arria® V GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。