記事 ID: 000077740 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Stratix V デバイスファミリーを対象とする 10GBASE-R PHY v12.0 メガファンクションの場合、rx_use_coreclk・パラメーターが正しく生成されない

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratix V デバイスを対象とする 10GBASE-R PHY v12.0 メガファンクション rx_use_coreclk パラメーターを正しく生成しないでください。 生成された HDL ファイルがパラメーターを渡さない rx_use_coreclk をsv_xcvr_10gbaser_nrインスタンスに送信します。

    解決方法

    生成された HDL ファイルを更新してパラメーターを渡します。フォーラ System Verilog で生成されたファイルにコメントした行を追加します。 以下の例:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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