詳細
LVDS SERDES シミュレーション・モデルの不正確さにより、データワードのアライメントを実現するために rx_channel_data_align に適用されるパルスの数は、シミュレーションと実際のハードウェアで異なる場合があります。
解決方法
詳細については、LVDS SERDES トランスミッター / レシーバー IP コア・ユーザーガイドの ワードの境界の調整 のセクションを参照してください。
この問題を回避するには、次の操作を行います。
- 既知のデータワードでデザインをシミュレートし、rx_channel_data_alignに適用されるパルス数を見つけて、データワードのアライメントを実現します。 この数値を、データワード・アライメント・ステート・マシンのシミュレーション値として使用します。 これは、verilog #define または VHDL で、if - generate ステートメントを使用する汎用ファイルで実行できます。
- ラボテストでは、既知のデータワードを適用し、rx_channel_data_alignに連続パルスを適用してデータワードのアライメントを見つけます。 見つかったパルス数を使用して、データワードのアライメントを#defineの合成値として、または if -generate ステートメントで実現します。