STRATIX V デバイス向け PCIe IP コアで ATX PLL を使用している場合、Time Optimizer で coreclkout の周波数が正しくないと報告されるのはなぜですか?

この問題は、Arria® V GZ または Stratix® V デバイスファミリーで ATX PLL を使用して、第 1 世代または第 2 世代の PCIe® IP コアに障害が発生します。 ES デバイスの場合、報告される coreclkout は正しい周波数の 1/4 です。 プロダクション・デバイスの場合、報告される Coreclkout は正しい周波数の 1/2 です。

これは、レポートクロックを使用している Timeスツールで確認できます。 coreclkout と observablecoreclkclkclk の両方が、上記と同じ誤って報告された周波数になります。

この問題を回避するには:

1. デザインをコンパイルして、Time の報告周波数を確認します。
2. \'coreclkout\''を制約するには、次の SDC を追加します。

Time Plugged period に代わって -period [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|ob|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|ablecoreclk]

例えば、Time Cedar がプロダクション・デバイスの 16ns クロック期間を報告する場合、SDC は次のようになります。
create_clock -period 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|ob|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|ablecoreclk]

SDC 内でget_pins向けにスプリルを使用するには、「-compatibility_mode」オプションを使用することが重要です。