記事 ID: 000077638 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

HPS の SDRAM 出力クロックの周波数範囲は?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
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Cyclone V デバイス・ハンドブックのハード・プロセッサー・システム・テクニカル・リファレンス・マニュアルでは、SDRAM PLL 出力クロックは表 2-6 に記載されていません。各クロックの最大周波数はデバイスの速度グレードによって異なり、以下の表を参照できます。

 

Clk 名 / デバイスの速度グレード

C6

C7、I7

C8、A7

ddr_dqs_base_clk

最大 533 MHz

最大 533 MHz

最大 400 MHz

ddr_2x_dqs_base_clk

最大 1066 MHz

最大 1066 MHz

最大 800 MHz

ddr_dq_base_clk

最大 533 MHz

最大 533 MHz

最大 400 MHz

解決方法 周波数範囲は、ハンドブック (ハンドブック) の今後のリリースに含まれる予定です。

関連製品

本記事の適用対象: 6 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA

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