記事 ID: 000077600 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V PCIe Gen 2 デザインが断続的に Gen1 速度までダウンレーンしているのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアのバグにより、第 2 世代から第 1 世代®第 2 世代のStratix® V PCIe® デザインのダウントレーニングが発生する場合があります。

    この問題は、バージョン 12.0 SP2 までStratix V デバイスおよび Quartus® II ソフトウェアのバージョンのみに影響します。

    解決方法

    この問題を回避するには、Quartus® II ソフトウェア・バージョン 12.0 SP2 にアップグレードし、以下の関連ソリューションから Device Patch 2.dp5 以降をダウンロードしてインストールしてください。

    このデバイスパッチの Readme ファイルに記載されているように、このソリューションを正常に適用するには、次の手順を実行する必要があります。

    1. 次の QSF 設定を追加します。

    name XCVR_RX_SD_ON 1 -to
    set_instance_assignment -name XCVR_RX_SD_OFF 5 -to
    set_instance_assignment -name XCVR_RX_SD_THRESHOLD 4 -to
    set_instance_assignment -name XCVR_RX_COMMON_MODE_VOLTAGE VTT_0P70V -to

    2. PHY IP リコンフィグレーション・コントローラーが PCIe IP に接続されている必要があります。

    G1/G2: オフセットキャンセルを使用 ON

    3. PCIe IP を再生成する

    4. デザインを再コンパイルする

    この問題は、インテル® Quartus® II ソフトウェアの今後のリリースで修正される予定です。

    関連ソリューション:

    http://www.altera.com/support/kdb/solutions/rd08232012_334.html

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