記事 ID: 000077548 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

MAX® II パラレル・フラッシュ・ローダー (PFL) で[障害時に停止]オプションが選択されている場合、インテル® J3 フラッシュ・デバイスが電源サイクル後にFPGAを設定できないのはなぜですか?

環境

  • MicroBlaster™ ファスート・パッシブ・パラレル・ソフトウェア・ドライバー
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    この問題は、PFL のメガファンションで [Halt (障害発生時に停止)] オプションが選択されている場合に、インテル J3 フラッシュ・デバイス・ファミリーでのみ発生します。

    この問題を解決するには、nReset ピンに遅延回路を追加して、この nReset ピンをしばらく低く引き抜いてから、高く設定します。 推奨される最小遅延時間は 2ms です。

    もう 1 つの解決方法は、設定エラーのオプションに必要な操作で「同じページをストライム」または「固定アドレスからストライム」を選択することです。

    関連製品

    本記事の適用対象: 1 製品

    MAX® II CPLD

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