記事 ID: 000077514 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/06/03

外部フィードバック・モードおよびゼロ遅延バッファー (ZDB) モードで、フィードバック・クロックと出力クロックがズレているのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® V、Arria® V、Cyclone® V デバイスの補正モードとして外部フィードバック・モードまたはゼロ遅延バッファーが選択されている場合、出力クロックはフィードバック・クロックと期待されるフェーズ関係を持っていません。

    これは、Quartus® II ソフトウェアがバージョン 13.0 以前で誤った遅延チェーン設定を行っているが原因です。

    解決方法

    外部からのフィードバックや ZDB モードが必要な場合は、mySupport からAlteraテクニカルサポートへのリクエストを送信してください。

    関連製品

    本記事の適用対象: 15 製品

    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Stratix® V E FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。