記事 ID: 000077504 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V または Arria V GZ トランシーバー・デバイスの ATX PLL を使用すると、低周波数ジッターが増加するのはなぜですか?

環境

  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアの問題により、Stratix® V または Arria® V GZ トランシーバー・デバイスの ATX PLL 使用時に低周波数ジッターが増加することがあります。

    インテル® Quartus® II ソフトウェアは ATX PLL 帯域幅を「低」に設定し、200kHz ~ 1.5MHz の範囲でジッターを増加させることができます。これにより、低ジッター帯域幅トラッキング機能を備えたサードパーティーのレシーバー CDR のマージンが減少する可能性があります。

    解決方法

    この問題を回避するには、QSF の割り当てで ATX PLL 帯域幅を 「中」に設定することができます。

    MEDIUM - to

    関連製品

    本記事の適用対象: 5 製品

    Stratix® V FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

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