記事 ID: 000077463 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

F タイル・イーサネット・インテル® FPGA Hard IP・デザイン例で 50G-2 OTN バリアントを FHT0 および FHT1 の場所に配置できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、F タイル・イーサネット・インテル® FPGA Hard IP・デザイン例では 50GE-2 バリアント (すべてのモード) を FHT0 および FHT 1 の場所に配置できません。

    解決方法

    50GE-2 バリアントは FHT2 および FHT3 の場所に配置できます。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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