記事 ID: 000077456 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Quartus® II ソフトウェア・バージョン 15.0 のArria 10 デバイスのタイミング解析の問題

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® II ソフトウェア・リリースのバージョン 15.0 では、フィッターが誤って異なるタイミング例外 (誤ったパスやマルチサイクルなど) を持つ 2 つのレジスターをマージすることがあります。結果として得られるレジスターに、割り当てられた例外の不完全なリストが含まれている可能性があります。 レジスターへのパスおよび / またはレジスターからのパスが正しく分析されていない。この問題は、誤ったタイミング違反またはハードウェア障害として発生する可能性があります。この問題は、Arria 10 個のデバイスを対象としたデザインでのみ発生します。

    タイミング違反が発生した場合、または Time Drew が例外無視の警告を表示しない場合、この問題が検出される可能性があります。それ以外の場合、この問題の検出は困難です。

    解決方法

    この問題は今後のソフトウェア・リリースで修正される予定です。

    インテル® Quartus® II ソフトウェア・リリース verison 15.0 を使用してこの問題が検出された場合は、次の回避策を使用できます。

    • PRESERVE_REGISTER正しく複製されたレジスターにプラグマを割り当てる
    • set_global_assignment -name TIMEQUEST2 OFFProject\s Quartus II 設定ファイル(.qsf)に追加して Time Cedar2 を無効にする
    • [アサインメント>設定] の [コンパイラー設定] で [レジスターのリタイミングを防止] チェックボックス>選択して、レジスターのリタイミングを無効にします。
    • Synopsys Design Constraints (SDC) を変更して、マージされたレジスターの例外の違いを解消

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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