クリティカルな問題
LS_CLK[2:0] がシングルクロックソースではなく 3 つの個別のクロックソースからクロックされると、HDMI RX コア IP でタイミング違反が発生する場合があります。これは、HDMI RX コア IP のls_clk[0] クロックドメインへの個々の TMDS データパスのクロックドメインの交差の不適切な処理のためです。
HDMI RX コア IP に接続する前に、3 つのls_clkをすべて同じクロックソースからドライブし、そのシングルクロックソースにデータ同期を実行します。
また、接続のデモについては、Arria® 10 HDMI デザイン例mr_hdmi_rx_core_top.v のデザインファイルを参照してください。デザイン例は HDMI コア IP から生成できます。
この問題はインテル® Quartus® Prime 開発ソフトウェア・バージョン 17.0 update 1 で修正されています。