記事 ID: 000077440 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

ls_clk[0] HDMI RX コア IP のクロックドメインにおけるタイミング違反

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • HDMI*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    LS_CLK[2:0] がシングルクロックソースではなく 3 つの個別のクロックソースからクロックされると、HDMI RX コア IP でタイミング違反が発生する場合があります。これは、HDMI RX コア IP のls_clk[0] クロックドメインへの個々の TMDS データパスのクロックドメインの交差の不適切な処理のためです。

    解決方法

    HDMI RX コア IP に接続する前に、3 つのls_clkをすべて同じクロックソースからドライブし、そのシングルクロックソースにデータ同期を実行します。

    また、接続のデモについては、Arria® 10 HDMI デザイン例mr_hdmi_rx_core_top.v のデザインファイルを参照してください。デザイン例は HDMI コア IP から生成できます。

    この問題はインテル® Quartus® Prime 開発ソフトウェア・バージョン 17.0 update 1 で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    Cyclone® V FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA

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